【導(dǎo)讀】模數(shù)轉(zhuǎn)換器(ADC)很久以來(lái)一直是通信接收機(jī)設(shè)計(jì)的基本器件。隨著通信技術(shù)的不斷發(fā)展，消費(fèi)者要求更快的數(shù)據(jù)速率和更低的服務(wù)價(jià)格。提供這項(xiàng)技術(shù)的回程服務(wù)供應(yīng)商面臨著兩難的處境。更高的數(shù)據(jù)速率意味著更多帶寬，這也就表示更快的數(shù)據(jù)轉(zhuǎn)換器，將模擬無(wú)線電波轉(zhuǎn)換為數(shù)字處理。然而，更快的數(shù)據(jù)轉(zhuǎn)換器（GSPS，或稱每秒千兆采樣轉(zhuǎn)換器）——廣為人知的有RF采樣ADC——同樣產(chǎn)生大量數(shù)據(jù)，而這些DSP芯片必須以高得多的速度進(jìn)行處理。這無(wú)疑增加了無(wú)線電接收機(jī)的運(yùn)營(yíng)成本。
解決方案是對(duì)組成RF采樣ADC的硅芯片進(jìn)行更優(yōu)化設(shè)計(jì)。得益于硅芯片工藝的進(jìn)步（感謝摩爾定律），定制型數(shù)字處理模塊中的RF采樣ADC在功耗和尺寸方面的效率相比現(xiàn)有FPGA要更高。使用這些數(shù)字信號(hào)處理模塊還能獲得更低的數(shù)據(jù)速率，從而可以使用成本更低的FPGA。這對(duì)于運(yùn)營(yíng)商來(lái)說(shuō)是雙贏的局面，因?yàn)樗麄兛梢允褂眠@些GSPS ADC以高頻率進(jìn)行采樣、使用內(nèi)部數(shù)字下變頻器(DDC)以所需速度處理數(shù)據(jù)，并以能實(shí)現(xiàn)的（低）數(shù)據(jù)速率將其發(fā)送至更為廉價(jià)的FPGA（或者現(xiàn)有的ASIC產(chǎn)品）進(jìn)行進(jìn)一步的基帶處理。
使用帶有DDC的RF采樣ADC的另一個(gè)優(yōu)勢(shì)是，這樣可以通過(guò)更靈活、更緊湊、性價(jià)比更高的方式實(shí)現(xiàn)雙頻段無(wú)線電系統(tǒng)。雙頻段無(wú)線電系統(tǒng)的應(yīng)用已有多年歷史。基站系統(tǒng)設(shè)計(jì)人員以前通過(guò)使用兩個(gè)獨(dú)立的無(wú)線電路徑（每頻段一個(gè)）來(lái)實(shí)現(xiàn)雙頻段無(wú)線電系統(tǒng)。本文討論一種利用多頻段無(wú)線電接收機(jī)——使用RF采樣ADC，比 如AD9680——對(duì)兩個(gè)獨(dú)立而使用廣泛的頻段進(jìn)行數(shù)字化和處理。本文第一部分解釋了功能框圖級(jí)別的實(shí)現(xiàn)，并討論了雙頻段無(wú)線電系統(tǒng)中使用GSPS ADC的優(yōu)勢(shì)。本文第二部分將討論TDD LTE頻段34和39（亦分別稱為頻段A和頻段F）的實(shí)現(xiàn)和數(shù)據(jù)分析，并通過(guò)數(shù)據(jù)分析來(lái)揭示顯示器性能。
傳統(tǒng)雙頻段無(wú)線電接收機(jī)
為了迎合客戶對(duì)于雙頻段無(wú)線電的需求，同時(shí)滿足總系統(tǒng)級(jí)性能要求，基站設(shè)計(jì)人員拿出了他們的看家本領(lǐng)：復(fù)制兩次無(wú)線電設(shè)計(jì)，然后每頻段調(diào)諧一個(gè)設(shè)計(jì)。這意味著針對(duì)客戶的選擇，設(shè)計(jì)人員必須將兩個(gè)獨(dú)立的無(wú)線電硬件設(shè)計(jì)調(diào)諧至兩個(gè)頻段。
例如，如果需要構(gòu)建能支持TDD LTE頻段34（頻段A：2010 MHz至2025 MHz）以及頻段39（頻段F：1880 MHz至1920 MHz）1的無(wú)線電接收機(jī)，則設(shè)計(jì)人員就會(huì)打包兩個(gè)無(wú)線電接收機(jī)設(shè)計(jì)。TDD LTE頻段的頻率規(guī)劃如圖1所示。
圖1. TDD LTE頻段34和39的頻率規(guī)劃。
設(shè)計(jì)雙頻段無(wú)線電接收機(jī)以支持這些頻段的傳統(tǒng)方法是部署兩個(gè)獨(dú)立的接收機(jī)鏈路，每頻段一個(gè)。下文圖2顯示了雙頻段無(wú)線電接收機(jī)的框圖。2
圖2. 雙頻段無(wú)線電接收機(jī)設(shè)計(jì)的傳統(tǒng)方法。
圖2顯示了雙頻段無(wú)線電的傳統(tǒng)實(shí)現(xiàn)。該方案的實(shí)現(xiàn)成本較高，因?yàn)樗鼘?shí)際上是一個(gè)系統(tǒng)中的兩個(gè)無(wú)線電接收機(jī)。每一個(gè)處理元件都是重復(fù)的，以便支持對(duì)應(yīng)頻段。FPGA資源也是如此。每一個(gè)處理元件都是重復(fù)的，以便支持對(duì)應(yīng)頻段，這導(dǎo)致FPGA資源重復(fù)，增加系統(tǒng)成本和復(fù)雜性，導(dǎo)致功耗上升。就FPGA接口來(lái)說(shuō)，F(xiàn)PGA資源也將是兩倍，以支持兩個(gè)ADC數(shù)據(jù)流。圖3顯示了FPGA I/O資源要求或雙頻段無(wú)線電接收機(jī)系統(tǒng)設(shè)計(jì)的框圖。該圖同時(shí)顯示了LVDS和JESD204B ADC接口。LVDS數(shù)據(jù)速率較低，但FPGA需要更高的I/O數(shù)。JESD204B接口需要較少的FPGA I/O資源，但通道速率可能更高，因此FPGA也許更為昂貴。
圖3. 傳統(tǒng)雙頻段無(wú)線電接收機(jī)的FPGA接口要求。
使用RF采樣(GSPS) ADC的雙頻段無(wú)線電接收機(jī)
RF采樣或GSPS ADC能夠提供系統(tǒng)設(shè)計(jì)靈活性。利用深亞微米工藝技術(shù)，GSPS ADC可以集成數(shù)字處理模塊，且相比FPGA以低得多的功耗進(jìn)行特定速度下的數(shù)據(jù)操作。RF采樣ADC的核心是一個(gè)高帶寬模擬采樣內(nèi)核，以GHz速度進(jìn)行采樣。模擬內(nèi)核之后是各種各樣的數(shù)字信號(hào)處理元件。這些數(shù)字下變頻器可以用來(lái)提取相應(yīng)頻段。針對(duì)雙頻段接收機(jī)設(shè)置的RF采樣ADC內(nèi)部框圖如圖4所示。DDC除了處理信號(hào)，還可降低JESD204B通道數(shù)據(jù)的通道速率。
圖4. 顯示內(nèi)部DDC的RF采樣ADC框圖。
加入數(shù)字信號(hào)處理模塊后，GSPS ADC便可以獨(dú)立方便地提供兩個(gè)處理頻段。這對(duì)于運(yùn)營(yíng)商來(lái)說(shuō)是雙贏的局面，因?yàn)樗麄兛梢允褂眠@些RF采樣ADC以高頻率進(jìn)行采樣、使用內(nèi)部數(shù)字下變頻器(DDC)以所需速度處理數(shù)據(jù)，并以能實(shí)現(xiàn)的（低）數(shù)據(jù)速率將其發(fā)送至更為廉價(jià)的FPGA（或者現(xiàn)有的ASIC產(chǎn)品）進(jìn)行進(jìn)一步的基帶處理。這些ADC提供高帶寬前端，讓系統(tǒng)設(shè)計(jì)人員能夠捕捉寬頻率范圍（比如兩個(gè)無(wú)線電頻段）并對(duì)其數(shù)字化，以便進(jìn)行信號(hào)處理。下文圖5顯示了一個(gè)雙頻段接收機(jī)系統(tǒng)，使用RF采樣ADC和內(nèi)部DDC來(lái)提取頻段。顯然，與圖2中的方案進(jìn)行對(duì)照后發(fā)現(xiàn)，使用RF采樣ADC的雙頻段接收機(jī)在實(shí)現(xiàn)上要簡(jiǎn)單得多。在本方案中，RF向下混頻至高中頻，其寬度為幾百M(fèi)Hz，而不是傳統(tǒng)雙頻段應(yīng)用的幾十MHz寬度。BPF和VGA級(jí)為可選，取決于所需的系統(tǒng)性能等級(jí)。
圖5. 使用RF采樣ADC和內(nèi)部DDC來(lái)提取頻段的雙頻段無(wú)線電接收機(jī)。
在雙頻段無(wú)線電系統(tǒng)中使用RF采樣ADC的部分優(yōu)勢(shì)如下所述：
更簡(jiǎn)單的前端設(shè)計(jì)
使用RF采樣ADC的雙頻段無(wú)線電系統(tǒng)設(shè)計(jì)大幅簡(jiǎn)化了前端網(wǎng)絡(luò)。對(duì)于剛接觸的用戶來(lái)說(shuō)，只需進(jìn)行一次前端設(shè)計(jì)，而不是兩次（每頻段一次）。這樣可以大幅降低系統(tǒng)板的物料清單。接下來(lái)是AAF（抗混疊濾波器）要求，它是用于兩個(gè)中頻轉(zhuǎn)換器的帶通濾波器(BPF)——相比用于GSPS ADC的低通濾波器(LPF)而言。這是因?yàn)镚SPS ADC對(duì)輸入信號(hào)進(jìn)行過(guò)采樣。3, 4數(shù)據(jù)過(guò)采樣后，數(shù)字下變頻器就能進(jìn)行抽取和濾波。如果頻率規(guī)劃使二次和三次諧波落在頻段外，那么就可放寬AAF要求。
更低的系統(tǒng)功耗，更小的尺寸
RF采樣只需一個(gè)前端（如圖5所示），而不是兩個(gè)LNA、兩個(gè)混頻器和兩個(gè)IF ADC（如圖2所示）。從系統(tǒng)級(jí)功耗角度來(lái)看，這樣可以大幅降低功耗。較低的系統(tǒng)功耗以及更簡(jiǎn)單的前端設(shè)計(jì)縮小了系統(tǒng)的尺寸。
更高的FPGA利用率
使用RF采樣ADC來(lái)實(shí)現(xiàn)雙頻段無(wú)線電系統(tǒng)時(shí)，通過(guò)DDC來(lái)提取各頻段。由于DDC抽取數(shù)據(jù)，因而降低了輸出采樣速率。這使JESD204B接口的配置非常靈活。例如，某個(gè)雙通道ADC以1GSPS速率采樣，并且工作在全帶寬模式，則四個(gè)通道的線路速率計(jì)算值為每通道10Gbps。ADI公司的JESD204B轉(zhuǎn)換器線路速率可以計(jì)算如下：
其中
M = 轉(zhuǎn)換器數(shù)（本例中為2）
N'''' = 每個(gè)樣本的轉(zhuǎn)換器位數(shù)（本例中為16）
10/8 = 8B10B 開(kāi)銷
FOUT = 輸出采樣速率; 本例中, Decimation_Ratio = 1 針對(duì)全帶寬)
L = 通道數(shù)（本例中為4）
舉例而言，如果同樣的雙通道ADC使用總共4個(gè)DDC的8抽取配置，則ADC可支持很多配置，具體取決于通道數(shù)。輸出采樣速率變?yōu)?25 MSPS (1 GSPS ÷ 8)。各種配置如表1所示：
表1
這些靈活的配置為系統(tǒng)設(shè)計(jì)人員提供了以下選擇自由：使用具有較高通道速率但更佳I/O通道密度使用率的昂貴FPGA，或者使用存在線路速率限制的現(xiàn)有FPGA/ASIC。
結(jié)論
GSPS ADC深亞微米硅工藝的出現(xiàn)迎來(lái)了無(wú)線電架構(gòu)討論與設(shè)計(jì)的新紀(jì)元。GSPS ADC具有高帶寬采樣內(nèi)核以及數(shù)字下變頻器選項(xiàng)，提供重新思考和重新定義無(wú)線電架構(gòu)的靈活思路，從而滿足消費(fèi)者不斷增長(zhǎng)的需要。這些GSPS ADC具有更低的功耗和更小的尺寸，可降低這些無(wú)線電產(chǎn)品的擁有成本。集成JESD204B接口的當(dāng)代ADC具有靈活的輸出選項(xiàng)，它們并不妨礙系統(tǒng)設(shè)計(jì)人員使用昂貴的高線路速率FPGA或數(shù)字邏輯。
本文第二部分將討論TDD LTE頻段34和39相關(guān)的使用場(chǎng)景，并分析它在采用AD9680的多頻段無(wú)線電接收機(jī)中的應(yīng)用。5
參考電路
1 E-UTRA頻段.
2 Walt Kester. 數(shù)據(jù)轉(zhuǎn)換手冊(cè) 。ADI公司，2005年。
3 Umesh Jayamohan. "祖父時(shí)代的ADC已成往事：RF采樣ADC給系統(tǒng)設(shè)計(jì)帶來(lái)諸多好處。"ADI公司，2015年。
4 過(guò)采樣。.
5 AD9680. ADI 公司。
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