【導(dǎo)讀】運(yùn)算放大器的設(shè)計(jì)可以分為兩個(gè)較為獨(dú)立的步驟，第一步是選擇或搭建運(yùn)放的基本結(jié)構(gòu)，繪出電路結(jié)構(gòu)草圖，第二步就要選擇直流電流，手工設(shè)計(jì)管子尺寸，以及設(shè)計(jì)補(bǔ)償電路等等，然后在手工計(jì)算的基礎(chǔ)上，運(yùn)用模擬電路仿真軟件對(duì)設(shè)計(jì)的兩級(jí)運(yùn)放進(jìn)行仿真，并對(duì)電路進(jìn)行后續(xù)的調(diào)試和修改。

運(yùn)算放大器（簡(jiǎn)稱運(yùn)放）是許多模擬系統(tǒng)和混合信號(hào)系統(tǒng)中的一個(gè)完整部分。各種不同復(fù)雜程度的運(yùn)放被用來(lái)實(shí)現(xiàn)各種功能：從直流偏置的產(chǎn)生到高速放大或?yàn)V波。伴隨者每一代 CMOS 工藝，由于電源電壓和晶體管溝道長(zhǎng)度的減小，為運(yùn)放的設(shè)計(jì)不斷提出復(fù)雜的課題。

兩級(jí)運(yùn)算放大器的設(shè)計(jì)步驟

運(yùn)算放大器的設(shè)計(jì)可以分為兩個(gè)較為獨(dú)立的步驟，第一步是選擇或搭建運(yùn)放的基本結(jié)構(gòu)，繪出電路結(jié)構(gòu)草圖，第二步就要選擇直流電流，手工設(shè)計(jì)管子尺寸，以及設(shè)計(jì)補(bǔ)償電路等等，然后在手工計(jì)算的基礎(chǔ)上，運(yùn)用模擬電路仿真軟件對(duì)設(shè)計(jì)的兩級(jí)運(yùn)放進(jìn)行仿真，并對(duì)電路進(jìn)行后續(xù)的調(diào)試和修改。

1. 電路分析

1.1 電路結(jié)構(gòu)

常見(jiàn)的 COMS 二級(jí)密勒補(bǔ)償運(yùn)算跨導(dǎo)放大器的結(jié)構(gòu)如圖 2.1 所示。主要包括四部分：第一級(jí)輸入級(jí)放大電路、第二級(jí)放大電路、偏置電路和相位補(bǔ)償電路。

1.2 電路描述

第一級(jí)為PMOS作為輸入管的五管差分對(duì)，提供高增益并且可以有效抑制共模信號(hào)干擾。第二級(jí)為共源級(jí)放大電路，由M6、M7構(gòu)成，為電路提供大的輸出擺幅，并進(jìn)一步提高增益。M14和Cc跨接在第一級(jí)輸出級(jí)和第二級(jí)輸出級(jí)之間，起相位補(bǔ)償作用，M14工作與線性區(qū)，通過(guò)偏置電路控制其導(dǎo)通電阻。偏置電路由 M8～M13 和 RB 組成，這是一個(gè)共源共柵 Widlar 電流源。M8 和 M9寬長(zhǎng)比相同。M12 通常是 M13 的幾倍，源極加入了電阻 RB，組成微電流源，產(chǎn)生電流 IB。對(duì)稱的 M11 和 M12 構(gòu)成共源共柵結(jié)構(gòu)，減小溝道長(zhǎng)度調(diào)制效應(yīng)造成的電流誤差，同時(shí)還為 M14 柵極提供偏置電壓。

1.3 靜態(tài)特性分析

第一級(jí)的電壓增益為：Gm1R1，Gm1為M1,2跨導(dǎo)，R1為M2、M4輸出阻抗并聯(lián)。第二級(jí)的電壓增益為：Gm2R2，Gm2為M6跨導(dǎo)，R2為M6、M7輸出阻抗并聯(lián)。

總的直流電壓增益為：Gm1Gm2R1R2＝gm1gm6(ro2//ro4)(ro6//ro7)

將 VGS－VT簡(jiǎn)寫(xiě)作 VGST，有：

電阻 ro由下式?jīng)Q定:

其中 λ 是溝道長(zhǎng)度調(diào)制系數(shù)，VE 為厄利電壓，L 為管子的有效溝道長(zhǎng)度。

將gm和ro分別替換得到：

可見(jiàn)，兩級(jí)運(yùn)放的直流增益與過(guò)驅(qū)動(dòng)電壓 VGST和λ成反比，而 L 增大λ將減小，因此，為了得到較高的增益，應(yīng)當(dāng)選取較小的過(guò)驅(qū)動(dòng)電壓和較大的溝道長(zhǎng)度。

1.3.1 偏置電路分析

偏置電路由 M8~M13 構(gòu)成，其中包括兩個(gè)故意失配的晶體管 M12 和 M13，電阻RB串聯(lián)在 M12 的源極，它決定著偏置電流和 gm12，所以一般為片外電阻以保證其精確穩(wěn)定。為了最大程度的降低 M12 的溝道長(zhǎng)度調(diào)制效應(yīng)，采用了 Cascode 連接的 M10以及用與其匹配的二極管連接的 M11 來(lái)提供 M10 及M14的偏置電壓。最后，由匹配的 PMOS器件 M8 和 M9 構(gòu)成的鏡像電流源將電流 IB復(fù)制到 M11 和 M13，同時(shí)也為 M5 和 M7提供偏置。

下面進(jìn)行具體計(jì)算：

鏡像電流源 M8 和 M9 使得 M13 的電流與 M12 的電流相等，從而有

且，

聯(lián)立上面兩式得：

整理得：

一般的，我們?nèi)/L12＝4*W/L13

1.3.2 調(diào)零電阻分析

位于線性區(qū)的M14充當(dāng)該兩級(jí)運(yùn)放的調(diào)零電阻，其中 M14 管的電阻為：

我們?cè)O(shè)置偏置電流使得 M11 與 M14 的源極電壓相同，從而使得VGS11＝VGS14，需滿足：VGS13＝VGS6，從而：

并且

將上式帶入Rz,我們得到：

1.4 小信號(hào)分析

1.4.1 零極點(diǎn)分析

兩級(jí)運(yùn)算放大電路小信號(hào)等效模型入下圖所示：

其中，R1、R2分別為第一級(jí)、第二級(jí)輸出阻抗，C1＝Cdb2＋Cdb4＋Cgs6（Cgs6為C1的主要成分），C2＝Cdb6＋Cdb7＋CL（CL為C2的主要成分）

列KCL節(jié)點(diǎn)電流方程：

解KCL方程并化簡(jiǎn)零極點(diǎn)得到：

P1＝1/(Gm2R1R2Cc)

P2＝Gm2/C2

P3＝1/RzC1

Z＝1/Cc(Rz-1/Gm2)

Av＝Gm1Gm2R1R2

GBW＝Gm1/Cc

1.4.2 相位補(bǔ)償分析

通過(guò)調(diào)節(jié)M14和M11的長(zhǎng)寬比可以起到調(diào)節(jié)Rz阻值大小，實(shí)現(xiàn)移動(dòng)右半平面零點(diǎn)的作用。如果將零點(diǎn)移到左半平面并與第二極點(diǎn)重合，這樣一來(lái)可以起到消去第二極點(diǎn)的作用，這要求：

但在實(shí)際的電路實(shí)現(xiàn)中，在負(fù)載電容未知或者運(yùn)放工作過(guò)程中負(fù)載電容發(fā)生變化的情況下，很難使得零點(diǎn)和第二極點(diǎn)精確抵消。另外，即使在設(shè)計(jì)時(shí)使得零點(diǎn)的位置等于第二極點(diǎn)，由于工藝波動(dòng)和寄生電容的影響，會(huì)使得 Rz 和電路中其它相關(guān)的參數(shù)偏離原先的設(shè)計(jì)值，這樣一來(lái)兩者不能夠完全抵消，反而會(huì)形成相鄰的零、極點(diǎn)對(duì)，會(huì)對(duì)電路的瞬態(tài)性能產(chǎn)生不利的影響。

如果將零點(diǎn)移到左半平面略大于 GBW 的位置（一般為 1.2 倍 GBW 處），從而使得相位超前，可以提高電路的穩(wěn)定性。這就需要：

同時(shí)使非主極點(diǎn) p2在 1.5GBW 處，本次二級(jí)運(yùn)算放大器設(shè)計(jì)采用這種方法來(lái)補(bǔ)償相位。

2. 電路設(shè)計(jì)

2.1 設(shè)計(jì)指標(biāo)

設(shè)計(jì)指標(biāo)如下表：

2.2 設(shè)計(jì)步驟

1.選擇Cc的大小。

Cc取值通常為CL的三分之一左右，暫取1.5pf?？紤]壓擺率指標(biāo)（IDS5/Cc≥30V/us），得IDS5≥45uA。

2.分配各支路電流。

IDS5＝50uA IDS7＝200uA ID8＝ID9＝10uA，270uA×1.8V＝0.486mW（＜0.5mW），滿足靜態(tài)功耗指標(biāo)。

3.相位補(bǔ)償。

由1/Cc(Rz-1/Gm2)＝1.2×Gm1/Cc，Gm2＝1.5×Gm1/Cc，得Rz＝(1/1.2＋gm1/gm6)×1/gm1; gm6/gm1≈5。

4.選擇過(guò)驅(qū)動(dòng)電壓。

VDSAT1降低有助于提高電壓增益、共模抑制比以及電源抑制比，并且在同等電流前提下，過(guò)驅(qū)動(dòng)越小，跨導(dǎo)越大。因此VDSAT1盡量取小，這里取VDSAT1＝100mV。

5.計(jì)算M1,2寬長(zhǎng)比。

已知 ID1＝25μA，VDSAT1＝0.1V，計(jì)算得：(W/L)1,2≈37。

6.計(jì)算 M3,4、M6、M5和 M7的寬長(zhǎng)比。

為使M5不進(jìn)入線性區(qū)，VDSAT5不能過(guò)大，取VDSAT5＝300m，得(W/L)5＝8.29，為方便其他MOS管設(shè)計(jì)，取(W/L)5＝10；ID7＝4ID5，故(W/L)7/(W/L)5＝4/1，得(W/L)7＝40；由gm6/gm1＝5，ID6＝8ID1＝8ID4，計(jì)算得：VDSAT6≈160mV，(W/L)6≈180；且VGS4近似等于VGS6，有(W/L)3,4/(W/L)6＝1/8，得(W/L)3,4＝21.875，取(W/L)3,4＝22。

7.計(jì)算 M8,9、M10,11、M12、M13的寬長(zhǎng)比和 RB 的阻值。

取(W/L)12＝4*W/L)13；由VGS13＝VGS6可得，(W/L)13＝(IRB/ID6)×(W/L)6,(W/L)13＝9,因此W/L)12＝36；帶入式IB表達(dá)式中可解得：RB≈8061Ω；ID9/ID7＝10uA/200uA＝(W/L)9/(W/L)7，得(W/L)9＝(W/L)8＝2；將Rz＝(1/1.2+gm1/gm6)×(1/gm1)帶入Rz表達(dá)式求解，取(W/L)14＝16,計(jì)算得(W/L)10,11＝2。

至此器件參數(shù)設(shè)計(jì)完成，由于溝道調(diào)制效應(yīng)以及體效應(yīng)的影響，各支路電流、MOS管跨導(dǎo)及過(guò)驅(qū)動(dòng)電壓較設(shè)計(jì)值會(huì)存在一定誤差，并且由與M6管寬長(zhǎng)比很大，將引入很大的寄生電容，使得C1變大，P3極點(diǎn)變小，使相位裕度減小，將在后面的電路仿真討論。

最終得到的器件參數(shù)如下:

3. 電路仿真

使用Cadence virtuoso IC618對(duì)該兩級(jí)運(yùn)放進(jìn)行電路仿真，采用tsmc65nm工藝庫(kù)完成電路搭建，如下圖所示：

3.1 DC直流仿真

完成電路原理圖搭建后，在ADE L 仿真器中輸入預(yù)設(shè)參數(shù)，選擇DC分析，輸入共模電平為0.9V。

DC仿真結(jié)果如下：

由于溝道調(diào)制效應(yīng)以及體效應(yīng)的影響，IRB實(shí)際值小于10uA，減小RB值使IRB接近10uA，并且由于W/L1較W/L5大很多，M1,2過(guò)驅(qū)動(dòng)電壓將遠(yuǎn)小于M5，這就容易使M1、M2進(jìn)入亞閾值區(qū)，這里M1、M2選擇低閾值NMOS管。輸出共模電平為980mV。

輸入共模范圍

輸入共模范圍即放大器第一級(jí)所有 MOS 管工作在飽和區(qū)的共模輸入電壓范圍。共模輸入范圍仿真方法如下：

calculator-OS可查看器件DC參數(shù)，選中M0、M3以及M5的region參數(shù)，查看器件的工作區(qū)域，其中region＝0為關(guān)斷區(qū)，region＝1線性區(qū)，region＝2飽和區(qū)，region＝3亞閾值區(qū)，region＝4擊穿區(qū)。

DC參數(shù)掃描，設(shè)置變量為VIN_CM，掃描范圍為（0，1.8V）,掃描結(jié)果如下：

共模輸入范圍為（0.5V，1.58V）

輸出電壓擺幅

該兩級(jí)運(yùn)算放大器的最大輸出電壓擺幅為VDD-2*VDSAT，輸出電壓擺幅仿真方法如下：

在運(yùn)放一端施加0.9V電壓，另一端在0.9V±10mV范圍內(nèi)掃描DC電壓，同時(shí)畫(huà)出VOUT：

在0.9V±1mV范圍內(nèi)繼續(xù)掃描DC電壓：

輸出電壓范圍為：（175mV，1.66V），輸出電壓擺幅為(1.66-0.98)×2＝1.36V

3.2 ac仿真

幅頻響應(yīng)

ac小信號(hào)仿真結(jié)果如下：

仿真結(jié)果顯示GBW和PM均小于設(shè)計(jì)指標(biāo)。PM小于45°，因此P2位于GBW內(nèi)，且P2＝gm6/2πCL≈100MHz＞GBW。

分析發(fā)現(xiàn)W/L6很大，導(dǎo)致其寄生電容很大（約為1.45pF），1/(RzC1)≈48MHz

將M6的W、L同時(shí)減半以減小該寄生電容，仿真發(fā)現(xiàn)：

Cgs減小為0.36pF,PM約為60.7°，GBW約為54.55MHz滿足指標(biāo)要求，但由于M6溝道長(zhǎng)度減半，溝道調(diào)制效應(yīng)變得更加顯著，為了平衡M6、M7電流，輸出共模電平升高，將極大減小輸出電壓擺幅。

因此，仍保持M6寬長(zhǎng)不變，嘗試移動(dòng)左零點(diǎn)補(bǔ)償該寄生電容引起的極點(diǎn)。

M14的寬長(zhǎng)比控制著Rz的大小，通過(guò)掃描M14的寬長(zhǎng)比發(fā)現(xiàn)，當(dāng)W/L14＝12時(shí)，滿足GBW指標(biāo)要求,但仍不滿足PM指標(biāo)。

為了獲得更好的PM和GBW指標(biāo)，將W/L1修改為50，W/L10和W/L11修改為1，W/L14修改為9，對(duì)Cc值進(jìn)行參數(shù)掃描：

Cc修改為2pF，PM和GBW均達(dá)到指標(biāo)要求，適當(dāng)?shù)脑龃驝c可以獲得更好的相位裕度，但Cc增大同時(shí)會(huì)減小GBW和壓擺率。

PSRR

PSRR+：

正電源抑制比(66.3+5.45)≈72dB

PSRR-：

負(fù)電源抑制比(66.3+19.54)≈86dB

3.3 tran仿真

壓擺率

給差分輸入管一端施加脈沖階躍信號(hào)，選擇tran分析，畫(huà)出VOUT輸出曲線，點(diǎn)擊measurement-transient measurement，仿真得壓擺率為28.9V/us＞20V/us

3.4 noise仿真

由于第二級(jí)噪聲等效到輸入端需要除以第一級(jí)增益，因此兩級(jí)運(yùn)放的噪聲集中在第一級(jí)。輸入噪聲電壓由熱噪聲和閃爍噪聲兩部分組成：

在中低頻段，閃爍噪聲為主要部分，其等效輸入?yún)⒖荚肼曤妷簽椋?/p>

所以，一般采用增大輸入管面積的方法來(lái)優(yōu)化電路的噪聲性能。

noise仿真結(jié)果如下：

輸入?yún)⒖荚肼曤妷簽?8.17nV/ √Hz@1KHz。

4.仿真結(jié)果

Cadence仿真結(jié)果見(jiàn)下表：

器件最終參數(shù)

性能指標(biāo)

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