平方根的FPGA實現(xiàn)方法很多，有的算法為了減少片上資源的使用，邏輯實現(xiàn)上盡量避免使用乘法，比如CORDIC,逐位計算，non-restoring 等，現(xiàn)在FPGA上通常都有硬件乘法器，可采用迭代法和泰勒級數(shù)展開，本文采用泰勒級數(shù)展開的方法，級數(shù)采用5級，系數(shù)采用3.15的定點表示形式，小數(shù)部分15位，整數(shù)部分2位為了保證后續(xù)計算結(jié)果不溢出，整個位寬為18位，計算公式如式(1)所示：

 

 

對于輸入x 位于(65 536,0]之間，由于數(shù)的范圍較大，通常進行歸一化處理，采用的方法通過左移運算去掉二進制定點數(shù)的所有前導(dǎo)零，將輸入的數(shù)轉(zhuǎn)換為定點小數(shù)[0.5,1)之間，在完成平方根運算之后，然后根據(jù)前導(dǎo)零個數(shù)的奇、偶性不同分別進行去歸一化處理，原理如式(2)所示，將輸入數(shù)y 分為sx,s=2n,n 即為y 的二進制前導(dǎo)零的個數(shù)。

 

 

整個過程的設(shè)計模塊如圖1所示。

 

 

 

　　通常在FPGA 上的運算可以采用定點和浮點兩種方式來實現(xiàn)，定點運算和浮點運算相比盡管數(shù)表示的范圍較小，設(shè)計較為復(fù)雜，但是速度較快，占用FPGA資源較小，本設(shè)計采用定點來完成。平方根的輸入為非負數(shù)，包括符號位為定點32位輸入，其中高16位為整數(shù)部分，低15位為小數(shù)部分，可以直接計算的平方根范圍為(65 536,0],結(jié)果采用32位輸出，最高位為符號位，接著的高8位為整數(shù)部分，低23位為小數(shù)部分。

 

 

　　采用MyHDL 0.8,采用GTKWAVE 查看仿真波形，F(xiàn)PGA 器件采用Altera公司CycloneⅡ 2C35F672C6,編譯綜合采用Quartus 12.1sp1 webpack.

 

 

　　基于Python 的軟硬件協(xié)同設(shè)計的過程如圖2 所示，由于本設(shè)計最終要在硬件上實現(xiàn)，在設(shè)計時Python的硬件設(shè)計部分采用MyHDL 可綜合子集，最后使用MyHDL的toVerilog()函數(shù)將MyHDL設(shè)計自動轉(zhuǎn)換為相應(yīng)的Verilog 代碼，由于MyHDL 支持與Verilog 混合仿真，設(shè)計時的測試平臺可以重用，仿真速度和設(shè)計效率大大提高。在完成基于Python軟硬件設(shè)計并仿真正確之后，就可以回到進行傳統(tǒng)的FPGA 設(shè)計流程，進行后續(xù)的下載，綜合和測試工作。

 

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　　在設(shè)計過程中生成的VCD仿真波形可以隨時采用GTKWAVE 查看，可以便于校驗設(shè)計是否正確，最終完成的仿真波形如圖3所示。

 

 

 

　　由于整個過程采用Python設(shè)計，Python存在大量的軟件包可以使用，平方根完成的測試數(shù)據(jù)結(jié)果如表1所示，采用基于Python 的繪圖包matplotlib 繪制的當x 在[0.5,1.0]之間時的平方根誤差如圖4所示。

 

 

 

　　在上面仿真校驗符合設(shè)計要求后，將Python自動轉(zhuǎn)換為Verilog描述，采用Quartus編譯綜合，并使用Model-sim仿真的波形如圖5所示，與圖3的Python環(huán)境下仿真波形相似，由此可見采用Python的軟硬件協(xié)同設(shè)計方法能有效地進行FPGA 設(shè)計。綜合后FPGA 資源使用情況：LE共1 506個，寄存器64個，嵌入式9位硬件乘法器10個。

 

 

結(jié)語：本文在FPGA 上利用Python的擴展包MyHDL完成了定點平方根算法，仿真校驗和傳統(tǒng)的設(shè)計方法仿真速度更快，效率更高，實現(xiàn)了將軟件算法向硬件轉(zhuǎn)換，完成軟硬件系統(tǒng)協(xié)同設(shè)計。

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