【導(dǎo)讀】對于需要一系列同步模數(shù)轉(zhuǎn)換器(ADC)的高速信號采樣和處理應(yīng)用，解偏斜和轉(zhuǎn)換器的延遲變化匹配是至關(guān)重要的。圍繞該特性展開的系統(tǒng)設(shè)計極為關(guān)鍵，因為從模擬采樣點到處理模塊之間的任何延遲失配都會使性能下降。對于交錯式處理而言，樣本對齊同樣是必需的；在交錯式處理時，一個轉(zhuǎn)換器樣本后緊跟另一個樣本，且時間僅為一個時鐘周期中的一小部分。
JESD204B 第三代高速串行轉(zhuǎn)換器接口的一個重要特性，是其能夠確立系統(tǒng)中每個轉(zhuǎn)換器的確定性延遲。正確理解并利用該特性，便可在單系統(tǒng)中針對多個ADC創(chuàng)建同步或交錯采樣系統(tǒng)。
由于確定性延遲是相對較新的轉(zhuǎn)換器接口特性，系統(tǒng)設(shè)計人員經(jīng)常就如何建立、目標信號以及如何部署為同步或交錯式處理等方面存有諸多疑問。下文的部分常見問題與解答針對多個與FPGA一同采樣的JESD204B轉(zhuǎn)換器并使用確定性延遲進行系統(tǒng)設(shè)計而言。
什么是確定性延遲，它在JESD204B中是如何定義的？
JESD204B鏈路的確定性延遲定義為串行數(shù)據(jù)從發(fā)送器(ADC或源端FPGA)的并行幀數(shù)據(jù)輸入傳播至接收器(DAC或接收端FPGA)并行去幀數(shù)據(jù)輸出所需的時間。該時間通常以分辨率為幀時鐘周期或以器件時鐘進行測量。
JESD204B的確定性延遲規(guī)格沒有考慮到ADC模擬前端內(nèi)核或DAC后端模擬內(nèi)核的情況。它只基于輸入和輸出JESD204B數(shù)字幀的數(shù)據(jù)。不僅兩個有源器件在這種延遲計算中作為函數(shù)使用，與兩個器件接口的空間信號路由也將作為函數(shù)參與計算。這意味著每條鏈路的確定性延遲在多轉(zhuǎn)換器系統(tǒng)中，可能較大或較小，具體取決于JESD204B通道的路由長度及其各自的延遲情況。接收器的緩沖器延遲有助于彌補路由造成的延遲差異(圖1)。
圖1.兩個JESD204B器件之間的確定性延遲取決于三方面：發(fā)送器成幀器到輸出端的延遲、空間路由延遲和輸入端到解幀器的接收器延遲。來自同一個系統(tǒng)中兩個不同ADC的數(shù)據(jù)可能各自具有獨特的確定性延遲。
與簡單的串行鏈路配置不同——比如低壓差分信號(LVDS)——JESD204B接口將數(shù)據(jù)樣本打包為定義幀。幾個或多個樣本的每一個幀邊界在鏈路握手或初始通道對齊序列(ILAS)階段均由來自發(fā)送器的特殊控制字符標記。更大的已定義幀群——稱為多幀——在ILAS階段同樣采用相應(yīng)的控制字符標記。然而，該序列完成后，便不再需要控制字符，并且可以獲取鏈路的全帶寬。幀邊界和多幀邊界分別與幀時鐘和多幀時鐘重合。
JESD204B子類與確定性延遲的關(guān)系意味著什么？
JESD204B協(xié)議的三個子類定義了鏈路的確定性延遲。子類0向后兼容JESD204 和JESD204A，不支持確定性延遲。子類1通 過稱為SYSREF的系統(tǒng)參考信號支持確定性延遲。子類2通過對~SYNC信號的雙重使用支持確定性延遲，并同樣允許接收器初始化握手ILAS例程。精確將SYSREF與~SYNC以相對于時鐘的時間關(guān)系對齊的能力表明目標系統(tǒng)所需的子類。
確定性延遲如何用作多個轉(zhuǎn)換器的采樣對齊？
對于子類1而言，幀時鐘和多幀時鐘將于出現(xiàn)系統(tǒng)參考邊沿(SYSREF)時在每個器件內(nèi)部對齊。檢測到SYSREF邊沿時，這些時鐘與該點時間對齊。由于這些時鐘對每個器件而言都是內(nèi)部的，它們在發(fā)送器內(nèi)的邊界可利用控制字符通過串行鏈路通信。
每個接收器相對其自身時鐘——這些時鐘具有相同的名稱——并相對所有發(fā)送器間接解碼發(fā)送器幀和多幀時鐘位置。這使得接收器可以解偏斜相對較早到達的數(shù)據(jù)樣本，從而利用緩沖器延遲，以最后到達的數(shù)據(jù)匹配鏈路(圖2)。
圖2.在JESD204B發(fā)送器內(nèi)，樣本于時鐘鎖存系統(tǒng)參考(SYSREF)邊沿后對齊幀和多幀時鐘。為直觀起見，本文定義的多幀僅由8個樣本組成。
對于同步采樣而言，這些數(shù)據(jù)鏈路可在FPGA內(nèi)按時間排列。對于交錯采樣而言，每個鏈路都能以其對應(yīng)的相對相位延遲進行偏置。確定性延遲可通過按時間對每個鏈路進行測量而加以識別，即從接收器多幀時鐘邊沿到每個對應(yīng)鏈路的多幀控制字符。此處需注意，每個鏈路的確定性延遲必須不能超過一個多幀時鐘周期(圖3)。
圖3.利用緩沖器延遲，來自JESD204B發(fā)送器并以多幀形式出現(xiàn)的樣本能與多幀時鐘對齊。
確定性延遲是否等同于總轉(zhuǎn)換器延遲？
ADC的總延遲表示其輸入一個模擬樣本、處理、并從器件輸出數(shù)字信號所需的時間。類似地，DAC的總延遲表示從數(shù)字樣本數(shù)據(jù)輸入器件直到模擬輸出相應(yīng)樣本的時間。通常，對這兩者都以分辨率為采樣時鐘周期進行測量，因為它們與頻率有關(guān)。它與單個轉(zhuǎn)換器元件內(nèi)的模擬處理架構(gòu)部分相關(guān)。這在原理上與JESD204B鏈路部署中描述的確定性延遲的定義有所不同；該定義表明其與三個元件有關(guān)。
對齊多個轉(zhuǎn)換器的解偏斜預(yù)算最大是多少？
在ILAS處理階段，發(fā)送器發(fā)送多幀控制字符，標記多幀時鐘邊界。接收器識別這些字符，并創(chuàng)建自有局部多幀時鐘，與上游鏈路的所有發(fā)送器對齊。對于采用多個接收器的大型陣列系統(tǒng)，多幀時鐘同樣需在所有這些器件中對齊。因此，任意轉(zhuǎn)換器鏈路的確定性延遲都不可超過單個多幀時鐘周期。這是鏈路上的總偏斜時間預(yù)算。
多幀時鐘的持續(xù)時間通常為采樣時鐘周期的數(shù)十倍。它甚至還能通過設(shè)置參數(shù)變量，在鏈路握手期間調(diào)節(jié)為更長或更短。
該特性能否在ADC或DAC上正確對齊至同樣的模擬采樣點？有沒有其它要求？
確定性延遲按照以JESD204B成幀器時間為順序的時間點，提供樣本對齊方式。除此時間之外，ADC還將具有更多延遲時鐘周期，可用來處理來自JESD204B成幀器以前的前端模擬樣本。轉(zhuǎn)換器供應(yīng)商必須指定該時間周期位于成幀器之前，長度為時鐘長度。相反，解幀器處理樣本并以模擬形式輸出后，DAC將需要額外的時鐘周期。
在有效模擬樣本數(shù)據(jù)可用以前，對齊過程需多長時間？
SYSREF邊沿發(fā)送至轉(zhuǎn)換器和FPGA，開啟對齊過程。此事件后，需要完成多個多幀時鐘周期以及ILAS序列，才能獲取有效樣本數(shù)據(jù)。這與許多采樣時鐘周期的相對時間等效。特定的持續(xù)時間可能取決于轉(zhuǎn)換器內(nèi)部的JESD204B內(nèi)核特有確定性延遲，該數(shù)據(jù)由供應(yīng)商提供。在該時間內(nèi)，鏈路關(guān)斷，不傳輸有效數(shù)據(jù)。在絕對時間內(nèi)，持續(xù)時間將是采樣時鐘頻率的函數(shù)。
對于系統(tǒng)設(shè)計而言，實現(xiàn)同步采樣最大的挑戰(zhàn)在哪里？
在子類1中，實現(xiàn)低至樣本級的同步或交錯處理所遇到的最大挑戰(zhàn)之一，是在多個轉(zhuǎn)換器中按序?qū)RSYSREF的使能邊沿。此外，每個SYSREF邊沿都要滿足其對應(yīng)采樣時鐘的建立和保持時間要求。這將消耗一部分可用的時序裕量。主動、獨立地偏斜SYSREF和時鐘之間的精細相位將有助于實現(xiàn)轉(zhuǎn)換器上的時序收斂。
SYSREF是單次事件還是重復(fù)事件？每種情況下分別需要了解什么？
SYSREF對齊邊沿可以是單次脈沖、周期信號、帶隙周期信號或重復(fù)非周期信號。它將根據(jù)系統(tǒng)的需要，以及源端的時鐘與SYSREF之間的相位偏斜時序靈敏度而定。對于重復(fù)SYSREF信號而言，幀和多幀時鐘將在每次事件發(fā)生時重新對齊。然而，由于目標是保持一組對齊的時鐘，重復(fù)周期SYSREF信號的使能邊沿應(yīng)當在多幀時鐘邊界下降。由于時鐘應(yīng)當已經(jīng)在第一個SYSREF邊沿后對齊，因此這樣可以防止不必要的重復(fù)對齊。
周期性SYSREF信號的一個不利影響，就是可能會耦合至目標模擬信號。這便是為什么不建議始終采用周期信號的原因；僅在萬不得已時才使用周期信號。如果使用了周期性SYSREF，則必須仔細地將其與ADC模擬前端正確隔離。
SYSREF偏斜調(diào)節(jié)至單時鐘周期以內(nèi)的方法有哪些？
理想情況下，用于每個轉(zhuǎn)換器和FPGA的SYSREF和時鐘可精確路由，其時序裕量滿足所有元件的苛刻建立時間和保持時間要求。但隨著高性能轉(zhuǎn)換器的采樣速度不斷增長，僅通過精密印刷電路板(PCB)路由已無法始終滿足時序收斂要求。不同器件的引腳間差異以及電源和溫度偏差會在高速轉(zhuǎn)換器陣列上產(chǎn)生一個相對較大的時序偏斜?？赡苄枰呒墪r序調(diào)節(jié)功能來提供主動SYSREF相位偏斜。
例如，來自ADC的警報可以識別SYSREF邊沿是否鎖存至建立時間并保持在阻擋時序窗口中。如果確實如此，那么對于哪個時鐘邊沿(時鐘[N]或時鐘[N+1])用于時序參考將存在不確定性。取決于何處檢測到SYSREF邊沿，相對于SYSREF的采樣CLK邊沿相位在時鐘源處可能存在延遲，以保持有效時序條件，滿足建立和保持時間要求。
另一種方法是利用采樣時鐘的下一個下降沿(而非上升沿)來獲取相位裕量的半周期。系統(tǒng)中的所有轉(zhuǎn)換器均能以這種方式進行調(diào)整，前提是時鐘源針對相應(yīng)的SYSREF和CLK具有獨立的相位調(diào)整(圖4)。
圖4.如需在高速下達到低至樣本級的對齊性能，則滿足相對于輸入時鐘的SYSREF建立-保持時間要求可能有難度。 在相位的早期階段(相對于CLK)偏斜每一個SYSREF輸入以防建立時間偏差的能力有助于滿足系統(tǒng)中多個轉(zhuǎn)換器的時序收斂要求。
支持子類1和子類2的轉(zhuǎn)換器需要使用確定性延遲功能嗎？
如JESD204B規(guī)格定義，子類1和子類2是僅有支持確定性延遲的子類。在子類1中，SYSREF信號定義確定性延遲。在子類2中，~SYNC信號定義該延遲。然而，某些轉(zhuǎn)換器供應(yīng)商創(chuàng)建了子類0部署，用來支持樣本對齊的同步方案。這種情況下，不使用轉(zhuǎn)換器和FPGA之間的多幀時鐘對齊步驟。
利用附加的輔助信息(稱為控制位)，可在樣本級采用時間戳機制標記SYSREF的出現(xiàn)情況。與SYSREF邊沿重合的每一個樣本均以唯一控制位標記。在FPGA內(nèi)，所有擁有此時間戳的鏈路可以延遲至等于最長路徑然后互相對齊，與轉(zhuǎn)換器之間的延遲差別無關(guān)(圖5和圖6)。
圖5.利用SYSREF控制位時間戳，在一個FPGA處理模塊內(nèi)可實現(xiàn)子類0中的樣本對齊，而與模擬輸入到JESD204B輸出之間多個ADC上的實際延遲差異無關(guān)。
圖6.利用附加的控制位作為觸發(fā)器(紅色，標記為與前端模擬輸入重合)，則FPGA可以對齊具有不同延遲的信號鏈樣本。
小結(jié)
雖然確定性延遲是JESD204B中較為復(fù)雜的一項特性，但若善加利用便可成為高性能信號處理系統(tǒng)設(shè)計中的一項強大特性。來自ADC陣列的樣本可通過緩沖器延遲在FPGA內(nèi)部對齊并解偏斜，從而實現(xiàn)同步或交錯采樣。JESD204B子類識別對于理解系統(tǒng)的時序?qū)R能力非常重要。時序收斂于SYSREF以及系統(tǒng)ADC的CLK輸入引腳對于實現(xiàn)樣本的時間對齊而言極為關(guān)鍵。
本文轉(zhuǎn)載自亞德諾半導(dǎo)體。
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