【導讀】采集模擬信號的樣本叫采樣。一般情況下，采樣指的是下采樣，就是抽取信號。上采樣和下采樣都是對數(shù)字信號的重采過程。而上采樣是下采樣的逆過程，同時也是增取樣或內(nèi)插的過程。本文詳細介紹了使用FPGA來實現(xiàn)高效并行的實時上采樣過程。
許多信號處理應用都需要進行上采樣。從概念上講，對數(shù)據(jù)向量進行M倍上采樣的最簡單方法是用實際頻率分量數(shù)的（M-1）倍個零填充數(shù)據(jù)向量的離散傅里葉變換（DFT），然后將零填充向量轉(zhuǎn)換回時域。但這種方法計算量很大，因此不能在FPGA內(nèi)部高效實現(xiàn)。在本文介紹的高效并行實時上采樣電路中，每個ADC時鐘可產(chǎn)生M個上采樣值，其中M是所需的上采樣倍數(shù)。在我們的Virtex-6 XC6VLX75T FPGA實現(xiàn)方案中，上采樣倍數(shù)M為4，可以作為較普遍方法的一個實例。
我們并行上采樣方法的總體概念源于某些作者所稱的“窗口SINC插值”，這種方法在文獻資料中有一些非常精彩的專文介紹。
為了更好的說明，現(xiàn)以圖1中所示的16MHz模擬信號為例。該信號的表達式為：
圖1 - 展示上采樣過程的16MHz信號實例
如果用12位ADC以80MHz的頻率對圖1所示的信號進行采樣或量化，輸入范圍為ADC完整輸入范圍的97.7%，則每個信號周期只能采樣五次，產(chǎn)生的樣本數(shù)據(jù)序列如圖2所示。如果對該示例數(shù)據(jù)序列進行四倍上采樣，則有效采樣率為320MHz，每個信號周期能夠提供20個樣本。雖然您可以使用本文介紹的方法進行更高倍數(shù)的上采樣，但為了說明起見我們還是使用M=4的上采樣。
當然，還可以通過直接在ADC生成的數(shù)據(jù)序列的每個實際樣本值之間插入（M-1）個零來獲得上采樣數(shù)據(jù)向量及所需的樣本數(shù)（公認效果較差）。該“零插入步驟”對應于復制頻域中的原始信號頻譜。通過對得到的“零填充”時域信號進行低通濾波，就能去除頻域中所需頻譜的“復本”，從而獲得上采樣數(shù)據(jù)向量。
FIR濾波器設計
頻域中的理想（磚墻式）低通濾波器相當于在時域中用無限域Sinc函數(shù)作卷積。因此為近似化所需的卷積運算，可讓前述的零填充時域信號通過速率為ADC時鐘頻率M倍的對稱低通FIR濾波器，該濾波器拓撲結(jié)構(gòu)與圖3所示的示例31抽頭FIR濾波器相同。用這種方法，我們可以實時生成上采樣數(shù)據(jù)向量。圖3中的R1、R2、...、R31代表速率為ADC時鐘頻率M倍的寄存器，C0、C1、…、C15代表FIR濾波器的系數(shù)。
需要說明的是，圖3所示的FIR濾波器中的大部分寄存器在任何特定時鐘間隔內(nèi)都會包含0，而非實際的樣本數(shù)據(jù)。以M=4為例，當R1包含實際樣本數(shù)據(jù)時，R2、R3和R4將包含0。當R1包含實際樣本數(shù)據(jù)時，R5、R9、R13、R17、R21、R25和R29也將包含實際樣本數(shù)據(jù)，其余的寄存器將包含0。在下一時鐘間隔中，R2、R6、R10、R14、R18、R22、R26和R30將包含實際樣本數(shù)據(jù)。
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如圖3所示，由于在通過FIR濾波器的每M個樣本中有M-1個樣本為0，就M=4、使用31抽頭FIR濾波器的情況而言（如圖4所示），您可以將濾波器分解開，并行產(chǎn)生M個輸出。采用這種實現(xiàn)方案，并行FIR濾波器的工作頻率為ADC的基本時鐘頻率，而非ADC時鐘頻率的M倍。
如圖4所示，您可以設定窗口SINC函數(shù)的系數(shù)Cw(n)來最大限度地減少實現(xiàn)該FIR濾波器所需的乘法器數(shù)量。對于T個抽頭的低通FIR濾波器而言，可通過下式得出最佳系數(shù)：
這里的漢寧窗系數(shù)的計算方法為：
窗口SINC函數(shù)系數(shù)Cw(n)隨即通過對應的C(n)和H(n)值相乘即可得到，如：
在M=4時，如果按上面介紹的方法計算31抽頭FIR濾波器的系數(shù)，令C0=1.0，C4=C8=C12=C15=0，則無需使用與圖4中這些系數(shù)有關的9個乘法器。此外，由于生成UPSAMPLED VALUE(1)每個系數(shù)會使用兩次，用戶可以“折疊”該實現(xiàn)方案，比如在相乘之前讓R1和R8相加，這樣就可以去掉四個乘法器。最后得到的設計僅使用18個乘法器每時鐘周期就可產(chǎn)生四個上采樣值。需要注意的是按上文介紹的設計方法，每個原始樣本值會原樣從并聯(lián)濾波器輸出。
該VHDL實現(xiàn)方案假定樣本數(shù)據(jù)為12位，即可能來自美國模擬器件公司的AD9670八通道超聲前端集成電路的數(shù)據(jù)。濾波器系數(shù)表達為25位定點常數(shù)，以與集成到FPGA芯片上的乘法器輸入位數(shù)相匹配。來自ADC的輸入樣本先饋入與輸入引腳相連的寄存器（圖4中的R1），上采樣輸出值則使用與輸出引腳相連的寄存器。寄存器R2到R8屬芯片內(nèi)部寄存器。寄存器R1到R8故意設定為15位寬度，以便為綜合后邏輯提供執(zhí)行計算所需的動態(tài)余量。該設計能檢查溢出或下溢，還能將結(jié)果鉗制在有效范圍以內(nèi)。
無需流水線化
圖5顯示的是使用免費的WebPACK工具中提供的14.7版ISim仿真器對該VHDL模型進行仿真并將饋送圖2中的采樣/量化12位數(shù)據(jù)序列后得到的上采樣數(shù)據(jù)序列。每個原始的12位樣本均保持不變，原因上文已述。原始波形中每個實際樣本之間插入了三個新樣本。
圖5 - 該圖表顯示的是VHDL模型生成的上采樣數(shù)據(jù)序列
計算所得（上采樣所得）值與原始模擬信號中理想值之間最大的誤差為整個范圍的0.464%，平均誤差為整個范圍的0.070%。當然因初始量化步驟原因，在采樣/量化12位源矢量數(shù)據(jù)值中存在1/2 LSB的誤差（合整個范圍的0.012%）。
布局布線設計使用19個DSP48E1模塊，但占用的Virtex-6 Slice資源不足1%，無需流水線化即可運行在107MHz下。
我們使用WebPACK工具14.7版在XC6VLX75T-3FF484 Virtex-6 FPGA上實現(xiàn)這一上采樣器。布局布線設計占用該器件中288個DSP48E1模塊中的19個，但使用的Slice資源不足1%。最終得到的上采樣電路能夠運行在107MHz下。無需讓濾波器流水線化即可實現(xiàn)這一性能。此外，我們還開發(fā)出了用流水線實現(xiàn)的版本，可以工作在217MHz以上。
雖然XC6VLX75T-3FF484是Virtex-6系列中的最低端成員，但芯片上仍集成有288個帶有25x18位乘法器的DSP48E1模塊。換言之，在理論上足以實現(xiàn)15個圖4所示的并行上采樣FIR濾波器。我們制作的原型環(huán)形陣列超聲系統(tǒng)使用了八套以80MHz的頻率運行在XC6VLX75T FPGA上的上采樣器，在波束成形之前對來自八通道Analog Devices AD9670超聲前端芯片的數(shù)據(jù)進行上采樣處理。在該系統(tǒng)中，上采樣器按仿真預測的方式運行，在以AD9670 ADC的基本時鐘頻率80MHz運行的情況下，能使用上采樣到320MHz的數(shù)據(jù)實時完成波束成形。
最大型Virtex-6 FPGA器件XC6VSX475T包含有2,016個25x18位乘法器，在理論上一個芯片就可以實現(xiàn)106個圖4所示類型的上采樣濾波器。
只要濾波器使用本文介紹的高效并行拓撲結(jié)構(gòu)進行設計，就能夠使用實現(xiàn)在工作頻率為107MHz的XC6VLX75T-3FF484 FPGA上的FIR濾波器完成M=4倍的實時上采樣。原始數(shù)據(jù)樣本將原封不動通過濾波器，并行產(chǎn)生（M-1）=3個上采樣值。這種簡明的FIR濾波器設計方法無需借助復雜精密的濾波器設計工具就能提供優(yōu)異的結(jié)果。本文介紹的思路稍加拓展，就可以使用更大的因數(shù)進行上采樣，或者是使用抽頭數(shù)更多的FIR濾波器降低計算出的上采樣值的誤差。
這種簡明的FIR濾波器設計方法無需借助復雜精密的濾波器設計工具就能提供優(yōu)異的結(jié)果。
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